随着高级工艺的演变，电路设计团队在最先进设备的晶片上系统内读取更加多功能和性能的能力日益强化。与此同时，他们某种程度面对许多新的设计挑战。多重图案合并给设计实行过程带给了许多根本性布局容许，另外为降低功耗和提升性能而引进FinFET晶体管使之更为简单，因为它对摆放和布线流程带给了更加多的容许。

限于于高级工艺设计的物理构建工具必需针对引进多重图案合并和FinFET后的摆放、布线、DFM、萃取和时序展开强化。对布线的挑战还包括多重图案合并规则在内的设计规则的复杂性和数量早已明显提高，这对布线程序明确提出了极大的挑战。

FinFET某种程度带给了更好容许，例如电压阈值感官间隔、植入层规则等。这些因素将影响摆放、布局规划和优化引擎，还不会直接影响设计的利用率和面积。多重图案合并发散和时序发散相互依存，可以减少设计发散时间。图1：较长的全局奇电路违规布线程序必需需要自动解读颜色，检测并修缮多重图案合并违规，还需要对其展开检验。

传统的DRC违规往往是局部的，多重图案合并违规与之有所不同，如图1右图，它们在本质上有可能是全局性的，不仅不会影响多个形状，还不会在奇电路修复过程中使计算出来显得极为密集和艰难。对布局的任何阻碍都有可能产生新的多重图案合并违规，使信号完整性发散和多重图案合并发散显得极具挑战性。由于预先不存在的形状、电源和短路轨道有可能造成较长的利用密集内存展开检验的运行时间，因此必须尤其考虑到金属1层的布线自由选择。像非替代性快后移这样的传统技术无法用作解决问题可布线性问题，因为多重图案合并中禁令用于这些技术。

多重图案合并利用硬规则来防治问题，这的确增加了经常出现多重图案合并奇电路的可能性，但是意味着倚赖防治不会使设计显得十分被动。高效的多重图案合并发散必须对布线程序架构展开改版，新的架构要有自己的本地色调、检验和冲突解决问题引擎。对放置的挑战构建工具必须考虑到流程的每个阶段的双重图案合并容许和FinFET布局容许之间的相互作用，还包括放置、布线和优化。

工具必需遵从大量方位和路径布局规则，例如定位时标准单元和宏的鳍网格偏移规则、大于面积间隔规则以及源近于-漏极接入规则。在放置期间，全局布线程序必需考虑到这些规则，同时计算出来双图案结构层上的资源。

一般来说情况下，这意味著这些层上部署的网数不会较少，不像基本阻抗/容量计算出来中的那样多。精确对针脚密度建模的能力是十分最重要的，因为各个单元必须分隔以便精彩构建线与针脚的相连。在放置期间，构建工具还必需对冗余展开建模，提早对冗余展开估算必需很好地关联详尽的布线结果。

对优化的挑战一般来说，优化高级工艺设计是为了在不影响面积大小的前提下获得最佳的性能和功耗。由于不存在严苛的多重图案合并和FinFET规则和容许，设计利用率和面积日益沦为设计团队眼中更大的挑战。尽管FinFET大大降低了总功耗，但是由于宿主电阻和电容以及针脚电容皆有所提高，动态功耗成分更高（与漏电比起）。

多重图案合并和时序发散解决方案之间不存在冲突，信号完整性发散因而显得更为艰难。有时设计师可以完结两者之间的“乒乓效应”，但这意味著每个有数违规上又经常出现了新的违规。

为了防止这种问题，工具就必须用于新的技术，因为布线拓展和非优先快后移等老技术早已仍然有效地。优化引擎必需自动理解多重图案合并和FinFET规则，以便同时解决问题功耗、性能和面积上的拒绝。结论由于多重图案合并的引进、FinFET设备、简单的DRC/DFM拒绝，更好的设计尺寸和多个设计目标等等因素，使高级工艺设计面对一系列根本性设计挑战。

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